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dc.contributorUniversidad de Cantabria
dc.contributor.authorPosadas Cobo, Héctor 
dc.contributor.authorVillar Bonet, Eugenio 
dc.contributor.authorDíaz Suárez, Luis 
dc.contributor.editorOficina Española de Patentes y Marcas (OEPM)es_ES
dc.date.accessioned2012-10-30T14:07:07Z
dc.date.available2012-10-30T14:07:07Z
dc.date.issued2010
dc.identifier.urihttp://hdl.handle.net/10902/870
dc.description.abstractUn método de modelado de una memoria cache de datos de un procesador destino, para simular el comportamiento de dicha memoria cache de datos en la ejecución de un código software en una plataforma que comprenda dicho procesador destino, donde dicha simulación se realiza en una plataforma nativa que tiene un procesador diferente del procesador destino que comprende dicha memoria cache de datos que se va a modelar, donde dicho modelado se realiza mediante la ejecución en dicha plataforma nativa de un código software que se basa en dicho código software a ejecutar en dicha plataforma destino, extendido con información para modelar dicho comportamiento de dicha memoria cache de datos del procesador destino, donde el método comprende las etapas de: analizar el código software a ejecutar en la plataforma destino para identificar unos bloques básicos de dicho código y una pluralidad de variables accedidas en cada bloque; añadir a dicho código anotaciones relativas a la memoria cache de datos a simular, donde dichas anotaciones comprenden información para modelar el efecto de dicha memoria en el procesador destino, obteniéndose un código anotado; compilar dicho código anotado; ejecutar dicho código anotado compilado junto con un modelo hardware de dicha memoria cache de datos. La etapa de añadir a dicho código anotaciones relativas a la memoria cache de datos a simular comprende añadir información que permite obtener las direcciones de las variables que dicha memoria cache de datos simulada debe acceder, para así estimar si cada acceso a dichas variables resulta en un acierto o en un fallo de memoria cache de datoses_ES
dc.language.isospaes_ES
dc.relation.isversionofhttp://hdl.handle.net/10902/871
dc.titleMétodo y sistema de modelado de memoria cachees_ES
dc.typeinfo:eu-repo/semantics/patentes_ES
dc.rights.accessRightsopenAccesses_ES
dc.description.otherSolicitud: 201001284 (30.09.2010)es_ES
dc.description.otherNº Pub. de Solicitud: ES2381961A1 (04.06.2012)es_ES
dc.description.otherNº de Patente: ES2381961B2 (12.06.2013)


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