@misc{10902/5934,
year = {2014},
month = {9},
url = {http://hdl.handle.net/10902/5934},
abstract = {RESUMEN: Las mejoras introducidas con cada nueva generación de procesadores se fundamentan
en la continua disminución del tamaño de los transistores, permitiendo incluir cada vez
más lógica y componentes en el mismo chip.
No obstante, esta reducción se ha visto mermada en los últimos años a causa de las
dificultades tecnológicas encontradas en la producción de componentes de tan reducido
tamaño.
Como respuesta a esta situación, una posible solución se encuentra en el apilado
vertical de capas en un mismo chip conocido como “3D Stacking”, que permitiría
mantener la relación de incremento de capacidad experimentada hasta este momento.
En cambio, esta tecnología trae consigo nuevos inconvenientes, siendo uno de ellos la
escasa capacidad de comunicación vertical disponible con los métodos de fabricación
existentes actualmente.
En este proyecto se ha realizado un planteamiento de red en chip 3D que tiene en cuenta
esta limitación, y que mediante la utilización de microarquitecturas de router versátiles
permite obtener un funcionamiento adecuado a los requerimientos presentes en las
comunicaciones en el interior del chip.
Las contribuciones de esta arquitectura de red son las siguientes:
Supera en rendimiento a las redes 2D ante situaciones de tráfico equivalentes,
alcanzando hasta un 40% de mejora al utilizar cargas sintéticas y un 10% en la
ejecución de aplicaciones reales.
Ofrece una utilización uniforme y combinada de todas las capas de la red, ya
que la inclusión de soluciones tradicionales en sistemas 3D provocaba
desequilibrios de congestión.
Realiza lo anterior con unos requerimientos de conexiones verticales reducidos,
adaptándose a las limitaciones existentes en la tecnología.},
abstract = {ABSTRAC: The performance growth achieved by each new generation of processors is led by a
continuous reduction of transistors size, which allows to build sophisticated systems with
more capabilities and components into the same chip proportions.
Nevertheless, this size reduction has been slowed down during the last years, mainly
due to the physical difficulties encountered when working at such a small circuit
resolution.
As an alternative source of performance improvement, the 3D-Stacking of multiple layers
to form a single chip aims to maintain the capacity increase experienced through the last
technological generations.
However, new issues emerge with the utilization of this technology. Apart from physical
constraints, one of the most concerning problems is the reduced vertical interconnection
density which is feasible within the current status of the manufacturing process.
In this work, a 3D network approach has been developed. The utilization of novel router
microarchitectures mitigates the negligent impact which these interconnection
constraints could inflict to the system, and provides the required performance for an onchip
network.
The contributions achieved by this new 3D network architecture are as follows:
It offers a better response when compared with 2D networks under the same
workloads, obtaining up to 40% improvement against synthetic loads, and up to
10% increased performance when simulating real applications execution.
There is an even usage of each layer of the network, which overcomes the traffic
imbalance encountered when applying traditional mechanisms to 3D systems.
It achieves this goals having in mind the current limitations of the technology, by
requiring only a few vertical connections to operate.},
title = {Superando las limitaciones del apilado vertical meciante nuevas arquitecturas de red en chip},
author = {Vega Ruiz, Alfonso de la},
}