Implementación de la metodología de verificación UVM en Vivado para diseños digitales

Abstract

El proyecto aborda el aprendizaje e implementación de la metodología estándar de verificación UVM (Universal Verification Methodology) en el entorno Vivado para realizar la verificación funcional de un módulo digital generador de ondas de radiofrecuencia. Para ello fue necesario también aprender el lenguaje de descripción hardware SystemVerilog que permite la programación orientada a objetos en la que se apoya UVM. El sistema de verificación permitió ejecutar pruebas configurables con las que se detectaron errores varios de precisión en el módulo y su caracterización, comprobando que UVM es un acercamiento robusto y eficaz para la verificación de diseños digitales.

The project addresses the learning and implementation of the standard verification methodology UVM (Universal Verification Methodology) in the Vivado environment to perform the functional verification of a digital radiofrequency waveform generator module. For this purpose, it was also necessary to learn the SystemVerilog hardware description language, which allows the object-oriented programming that UVM relies on. The verification system allowed to perform configurable tests that revealed several precision errors on the module and its characterization, demonstrating that UVM is a robust and effective approach to digital designs verification.