Evaluación de aspectos de diseño básicos en el scheduling de instrucciones de un procesador fuera de orden

Abstract

La planificación de instrucciones para su ejecución fuera de orden es uno de los elementos fundamentales en el rendimiento de los procesadores modernos. Con el objetivo de seguir mejorando dicho rendimiento, las arquitecturas actuales tienden a incrementar el tamaño de estructuras como el Reorder Buffer o la cola de instrucciones, e incorporar un número cada vez más elevado de unidades funcionales. Si bien estas estrategias permiten mejorar el rendimiento, también conllevan un aumento considerable en la complejidad y el consumo energético del proceso de planificación. En este trabajo se estudian aspectos de diseño básicos del planificador de instrucciones en configuraciones de procesador actuales, mediante simulaciones realizadas con el simulador de sistema completo gem5 y utilizando benchmarks representativos como cargas de trabajo. Se analiza el impacto sobre el rendimiento de la capacidad de la cola de instrucciones, así como el efecto de diferentes alternativas de configuración, como la agrupación de unidades funcionales en puertos y la cola de instrucciones única frente a una cola independiente por puerto. El objetivo es evaluar cómo estas decisiones de diseño afectan al rendimiento y determinar qué alternativas ofrecen un mejor compromiso entre eficiencia y complejidad.

Instruction scheduling for out-of-order execution is one of the key factors influencing the performance of modern processors. In an effort to further improve performance, current architectures tend to increase the size of structures such as the Reorder Buffer and the instruction queue, and to incorporate a growing number of functional units. While these strategies improve performance, they also lead to a significant increase in the complexity and energy consumption of the scheduling process. This project studies basic design aspects of the instruction scheduler in current processor configurations, through simulations conducted using the gem5 full system simulator and representative benchmarks as workloads. The study analyses the impact of instruction queue capacity on performance, as well as the effect of different configuration alternatives, such as the grouping of functional units into ports and the use of a single instruction queue versus independent per-port queues. The aim is to assess how these design decisions affect performance and to determine which alternatives offer a better compromise between efficiency and complexity.