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    Improving the dynamic performance of bridgeless PFC controllers with zero crossing detector and root-mean-square calculation blocks

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    COMPEL - ImprovingDy ... (1.973Mb)
    Identificadores
    URI: https://hdl.handle.net/10902/31267
    DOI: 10.1109/COMPEL52896.2023.10220445
    ISBN: 979-8-3503-1618-6
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    Autoría
    Pigazo López, AlbertoAutoridad Unican; Azcondo Sánchez, Francisco JavierAutoridad Unican; Brañas Reyes, ChristianAutoridad Unican; Lamo Anuarbe, Paula; Casanueva Arpide, RosarioAutoridad Unican; Díaz Rodríguez, Francisco JavierAutoridad Unican
    Fecha
    2023
    Derechos
    © 2023 IEEE. Personal use of this material is permitted. Permission from IEEE must be obtained for all other uses, in any current or future media, including reprinting/republishing this material for advertising or promotional purposes, creating new collective works, for resale or redistribution to servers or lists, or reuse of any copyrighted component of this work in other works.
    Publicado en
    IEEE 24th Workshop on Control and Modeling for Power Electronics (COMPEL), Ann Arbor, Michigan, 2023, 504-509
    Editorial
    Institute of Electrical and Electronics Engineers, Inc.
    Palabras clave
    Power factor corrector (PFC)
    Bridgeless totempole (TP)
    Zero-crossing detector (ZCD)
    Frequency-locked loop (FLL)
    Resumen/Abstract
    Bridgeless Power Factor Correctors (PFC) with a controller utilizing rectified ac variables can benefit from well-established strategies and circuits employed in PFCs with diode-bridge front-end. The grid voltage polarity is detected to compute the rms value of the grid voltage, and also used to generate and route the gate signals for the power devices. However, depending on the implementation, grid voltage disturbances may propagate through the polarity detection and RMS calculation stages, leading to a degradation of the input current and output voltage. This issue is addressed in this manuscript by investigating a single-phase bridgeless totem-pole (TP) PFC through simulation and proposing the replacement of the conventional implementation with a frequency-locked loop (FLL) to enhance the converter dynamics.
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